基于FPGA的可配置时序信号发生系统设计

hzbise2012 · 发表于 2023-1-16 09:55:34

[sell=3,currency]为了满足测试环节对特殊时序信号的要求，设计了一种可配置时序信号发生系统，可实现多路时序信号的输出。该
时序信号发生系统由上位机和下位机两部分组成，上位机软件对输出的时序信号进行配置，下位机采用 STM３２＋ FPGA 相结
合的硬件结构，实现配置后的多路时序信号输出。由于下位机的 STM３２芯片与 FPGA 采用两个不同的时钟，因此在 FPGA
内使用异步 FIFO 实现与 STM３２芯片的数据通信，有效实现了两者之间的并行数据传输。

bidezhi7777 · 发表于 2023-1-16 13:15:41

mj8abcd · 发表于 2023-1-16 17:51:17

brilliance · 发表于 2023-1-17 08:32:47

杨赫 · 发表于 2023-1-17 13:41:58

chen · 发表于 2023-1-17 21:06:39

chen · 发表于 2023-1-18 10:11:05

shuszhao · 发表于 2023-1-19 08:58:50

heming2216 · 发表于 2023-1-20 05:07:18

chinachen · 发表于 2023-1-21 08:52:46

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